Ce urmează pentru cipurile de server?

La conferința Hot Chips din această săptămână, cele mai interesante anunțuri au fost despre procesoare de înaltă calitate. Acestea sunt concepute pentru sisteme mari bazate pe Unix, dar arată cât de multă putere poate furniza cipurile de înaltă performanță de astăzi. Nu sunt tipurile de sisteme pe care majoritatea dintre noi le rulează în rack-urile serverului nostru corporativ sau pe care le vedeți în centrele de date cu scară largă, ci mai degrabă sunt cele care rulează aplicații critice pentru misiuni în întreprinderile mari, sau poate în cele mai mari situații de calcul performant.

În fiecare an Hot Chips este locul unde astfel de jetoane primesc prezentări detaliate. Anul trecut am văzut IBM Power 7+ și zNext, SPARC64 X Fujitsu și SPARC T5 Oracle, iar anul acesta am aflat mai multe detalii despre seria z, SPARC M6 Oracle, precum și succesorii din seria IBM Power și Fujitsu SPARC X.

Cel mai fascinant dintre acestea a fost Power8 de la IBM, care va avea 12 nuclee, fiecare capabil să ruleze până la opt fire, cu 512KB de SRAM Nivel 2 memorie cache per core (6MB total L2) și 96MB de DRAM încorporat partajat ca memorie cache de nivel 3. În parte, ceea ce face ca sistemul să fie atât de neobișnuit este un nou cip tampon de memorie numit Centaur, care conține 16MB de DRAM încorporat într-un cache L4 și un controler de memorie. Fiecare cip Power8 se poate conecta la opt dintre acestea (pentru un total de 96 MB integrat DRAM L4 off-chip). Rețineți că fiecare Centaur are, de asemenea, patru porturi DDR de mare viteză pentru o capacitate de memorie totală de 1 TB per socket.

Power8 va fi un cip mare la 650mm ² chip, produs pe procesul SOI de 22 nm de la IBM. (Acest lucru în sine este remarcabil, deoarece IBM poate fi singura companie care comercializează acel proces.) În comparație cu generația anterioară Power 7+, care a fost fabricată pe un proces SOI de 32 nm, Power8 ar trebui să aibă mai mult de două ori lățimea de bandă a memoriei la 230 GBps. IBM spune că fiecare nucleu ar trebui să aibă de 1, 6 ori performanța Power7 pentru aplicațiile cu un singur fir și de două ori performanța SMT (simetrică cu mai multe filetări).

IBM s-a transferat dintr-o interfață proprie pentru a sprijini PCIe Gen 3 cu propria interfață de procesare Coherence Attach Processor (CAPI), permițând ca acceleratoarele precum FPGA (tablouri de gatere complet programabile, utilizate pentru accelerarea aplicațiilor specifice) să aibă coerență completă a cache-ului hardware. Și a spus că va licența nucleele ca parte a conspiratiei sale Open Power, recent anunțată.

Compania a spus că clienții săi tradiționali pentru Power Systems au fost bănci, clienți financiari și comercianți cu amănuntul mari, dar a vorbit despre lucrările pentru extinderea utilizărilor pentru a include date mari și analitice. IBM nu a anunțat încă disponibilitatea produsului, dar în discuție a spus că are „un laborator plin de sisteme”.

De asemenea, IBM a oferit mai multe detalii despre subsistemul său de procesoare zEC12, care a fost previzualizat anul trecut ca „zNext”. Arhitectura de sistem, care este proiectată pentru utilizarea în mainframe-seria seriei z, include până la șase cipuri de procesor central (CP), conectate la un controler de sistem (SC), toate combinate pe un modul multi-cip pentru a crea un nod pentru sistem. (Fiecare sistem poate avea mai multe noduri.) Fiecare CP are șase nuclee de 5, 5 GHz, fiecare cu propriul cache L1 și L2 și 48 MB de memorie cache eDRAM L3 partajată pentru un total de 2, 75 miliarde de tranzistoare pe o matriță care măsoară 598mm ², produs pe SOI de 32nm. SC are 192 MB de L4 eDRAM partajat, plus interfețele pentru cele șase CP, și folosește 3, 3 miliarde de tranzistoare pe o matriță care măsoară 526mm ², produsă și pe SOn de ³² nm.

Compania a declarat că acest cip este optimizat pentru medii extrem de virtualizate, sarcini mari de lucru cu o singură imagine și partajare ridicată a datelor între procesoare. IBM a menționat că mainframes-urile rămân inima celor mai multe bancomate, carduri de credit și sisteme mari de magazine alimentare.

Pentru sistemele Unix, Power de obicei se confruntă cu Intel Itanium, care nu a fost reprezentat la emisiunea din acest an, și împotriva proiectelor bazate pe SPARC de la Oracle (bazate pe achiziția Sun) și Fujitsu.

Oracle a previzualizat SPARC M6, care folosește același miez S3 ca M5 anterior, care a fost un design cu șase nuclee / 48 fire cu până la 32 de prize, dar ar trebui să se extindă până la proiectări mai mari. M6 va avea 12 nuclee / 96 fire cu 48MB de memorie cache L3 și este proiectat pentru a scala până la 96 de prize, folosind un cip numit Bixby, care acționează ca un cip pentru a permite o mai bună coerență a memoriei între mai multe prize. (Pentru scalarea „fără lipici”, se poate scala până la opt prize fără o navă specială.) De exemplu, un sistem M5-32 curent include 32 de procesoare SPARC M5 și 12 cipuri Bixby. M6, care are 4, 27 miliarde tranzistoare, va fi, de asemenea, fabricat pe un proces CMOS de 28nm relativ standard.

Oracle a spus că M6 a fost reglat pentru software-ul Oracle, incluzând software-ul de bază și stiva de baze de date, precum și baze de date și aplicații în memorie.

Fujitsu și-a prezentat SPARC64X +, succesorul său la SPARC64 X. Din nou, nici aceasta nu pare să fie o schimbare uriașă; ca și predecesorul său, are 16 nuclee cu două fire fiecare și 24 MB de memorie cache de nivel 2 partajat și are aproximativ trei miliarde de tranzistoare pe o matriță care măsoară aproximativ 600mm ². Dar oferă performanțe mai mari, de până la 3, 5 GHz și performanțe de vârf mult mai mari, Fujitsu reclamând 448 gigaflopuri și 102 GBps de memorie. Acesta cântărește până la 64 de prize, folosind blocuri de construcție de patru procesoare și două cipuri transversale (pe care le numește XBs). Fiecare priză poate suporta până la 1 TB de DRAM. O mare schimbare este că interconectările dintre cipuri sunt acum mult mai rapide.

Fujitsu a mai spus ceea ce a descris drept "motoare software pe cip" concepute pentru a accelera aplicațiile specifice, inclusiv criptarea, bibliotecile cu numere zecimale și procesarea bazelor de date.

Atât Fujitsu, cât și Sun au vorbit despre anii de experiență pe care i-au avut în proiectarea cipurilor SPARC și au promis îmbunătățiri viitoare.

Toate aceste procesoare sunt orientate către felii relativ mici ale pieței serverului. Dar gândiți-vă la tehnologia de bază: suport pentru 64 sau 96 de prize, cu un terabyte de memorie per priză, cu lucruri precum DRAM încorporat, interconectări mai rapide și o mai bună coerență. Este totul uimitor și incredibil de puternic.